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// SPDX-License-Identifier: GPL-2.0+
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/*
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* Copyright (C) 2018 Microchip Technology Inc. and its subsidiaries
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*/
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#include <common.h>
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#include <asm/arch/at91_common.h>
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#include <asm/arch/clk.h>
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#include <asm/arch/gpio.h>
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#include <asm/io.h>
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unsigned int get_chip_id(void)
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{
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/* The 0x40 is the offset of cidr in DBGU */
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return readl(ATMEL_BASE_DBGU + 0x40) & ~ARCH_ID_VERSION_MASK;
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}
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unsigned int get_extension_chip_id(void)
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{
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/* The 0x44 is the offset of exid in DBGU */
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return readl(ATMEL_BASE_DBGU + 0x44);
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}
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unsigned int has_emac1(void)
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{
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return cpu_is_sam9x60();
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}
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unsigned int has_emac0(void)
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{
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return cpu_is_sam9x60();
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|
}
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unsigned int has_lcdc(void)
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{
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return cpu_is_sam9x60();
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|
}
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char *get_cpu_name(void)
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{
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unsigned int extension_id = get_extension_chip_id();
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if (cpu_is_sam9x60()) {
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switch (extension_id) {
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case ARCH_EXID_SAM9X60:
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return "SAM9X60";
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default:
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return "Unknown CPU type";
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}
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} else {
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return "Unknown CPU type";
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}
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}
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void at91_seriald_hw_init(void)
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{
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at91_pio3_set_a_periph(AT91_PIO_PORTA, 9, 1); /* DRXD */
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at91_pio3_set_a_periph(AT91_PIO_PORTA, 10, 1); /* DTXD */
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at91_periph_clk_enable(ATMEL_ID_DBGU);
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}
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void at91_mci_hw_init(void)
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{
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/* Initialize the SDMMC0 */
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at91_pio3_set_a_periph(AT91_PIO_PORTA, 17, 1); /* CLK */
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at91_pio3_set_a_periph(AT91_PIO_PORTA, 16, 1); /* CMD */
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at91_pio3_set_a_periph(AT91_PIO_PORTA, 15, 1); /* DAT0 */
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|
at91_pio3_set_a_periph(AT91_PIO_PORTA, 18, 1); /* DAT1 */
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|
at91_pio3_set_a_periph(AT91_PIO_PORTA, 19, 1); /* DAT2 */
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|
at91_pio3_set_a_periph(AT91_PIO_PORTA, 20, 1); /* DAT3 */
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at91_periph_clk_enable(ATMEL_ID_SDMMC0);
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|
}
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#ifdef CONFIG_MACB
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void at91_macb_hw_init(void)
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{
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if (has_emac0()) {
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/* Enable EMAC0 clock */
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at91_periph_clk_enable(ATMEL_ID_EMAC0);
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|
/* EMAC0 pins setup */
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at91_pio3_set_a_periph(AT91_PIO_PORTB, 4, 0); /* ETXCK */
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|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 3, 0); /* ERXDV */
|
|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 0, 0); /* ERX0 */
|
|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 1, 0); /* ERX1 */
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|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 2, 0); /* ERXER */
|
|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 7, 0); /* ETXEN */
|
|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 9, 0); /* ETX0 */
|
|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 10, 0); /* ETX1 */
|
|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 5, 0); /* EMDIO */
|
|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 6, 0); /* EMDC */
|
|
}
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if (has_emac1()) {
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|
/* Enable EMAC1 clock */
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|
at91_periph_clk_enable(ATMEL_ID_EMAC1);
|
|
/* EMAC1 pins setup */
|
|
at91_pio3_set_b_periph(AT91_PIO_PORTC, 29, 0); /* ETXCK */
|
|
at91_pio3_set_b_periph(AT91_PIO_PORTC, 28, 0); /* ECRSDV */
|
|
at91_pio3_set_b_periph(AT91_PIO_PORTC, 20, 0); /* ERXO */
|
|
at91_pio3_set_b_periph(AT91_PIO_PORTC, 21, 0); /* ERX1 */
|
|
at91_pio3_set_b_periph(AT91_PIO_PORTC, 16, 0); /* ERXER */
|
|
at91_pio3_set_b_periph(AT91_PIO_PORTC, 27, 0); /* ETXEN */
|
|
at91_pio3_set_b_periph(AT91_PIO_PORTC, 18, 0); /* ETX0 */
|
|
at91_pio3_set_b_periph(AT91_PIO_PORTC, 19, 0); /* ETX1 */
|
|
at91_pio3_set_b_periph(AT91_PIO_PORTC, 31, 0); /* EMDIO */
|
|
at91_pio3_set_b_periph(AT91_PIO_PORTC, 30, 0); /* EMDC */
|
|
}
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#ifndef CONFIG_RMII
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/* Only emac0 support MII */
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if (has_emac0()) {
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at91_pio3_set_a_periph(AT91_PIO_PORTB, 16, 0); /* ECRS */
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|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 17, 0); /* ECOL */
|
|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 13, 0); /* ERX2 */
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|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 14, 0); /* ERX3 */
|
|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 15, 0); /* ERXCK */
|
|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 11, 0); /* ETX2 */
|
|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 12, 0); /* ETX3 */
|
|
at91_pio3_set_a_periph(AT91_PIO_PORTB, 8, 0); /* ETXER */
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|
}
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#endif
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}
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#endif
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