FPGA_module/test/par/db/test.hier_info

40 lines
912 B
Plaintext
Raw Normal View History

2024-08-04 06:24:44 +00:00
|test_top
clk => clk.IN1
rst_n => rst_n.IN1
a2 <= a2~reg0.DB_MAX_OUTPUT_PORT_TYPE
a3 <= a3~reg0.DB_MAX_OUTPUT_PORT_TYPE
a4 <= a4~reg0.DB_MAX_OUTPUT_PORT_TYPE
a5 <= a5~reg0.DB_MAX_OUTPUT_PORT_TYPE
a6 <= a6~reg0.DB_MAX_OUTPUT_PORT_TYPE
a7 <= a7~reg0.DB_MAX_OUTPUT_PORT_TYPE
a8 <= a8~reg0.DB_MAX_OUTPUT_PORT_TYPE
a9 <= a9~reg0.DB_MAX_OUTPUT_PORT_TYPE
|test_top|div_clk:div_clk_inst
clk => clk_div~reg0.CLK
clk => count[0].CLK
clk => count[1].CLK
clk => count[2].CLK
clk => count[3].CLK
clk => count[4].CLK
clk => count[5].CLK
clk => count[6].CLK
clk => count[7].CLK
clk => count[8].CLK
clk => count[9].CLK
rst_n => clk_div~reg0.ACLR
rst_n => count[0].ACLR
rst_n => count[1].ACLR
rst_n => count[2].ACLR
rst_n => count[3].ACLR
rst_n => count[4].ACLR
rst_n => count[5].ACLR
rst_n => count[6].ACLR
rst_n => count[7].ACLR
rst_n => count[8].ACLR
rst_n => count[9].ACLR
clk_div <= clk_div~reg0.DB_MAX_OUTPUT_PORT_TYPE