106 lines
2.6 KiB
Coq
106 lines
2.6 KiB
Coq
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module uart_tx (
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||
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input wire clk,
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||
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|
input wire rst_n,
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||
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input wire tx_en,
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||
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|
input wire tx_start,
|
||
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input wire [7:0] tx_data,
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||
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output reg tx_busy,
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||
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|
output reg tx_out
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||
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);
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||
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||
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|
reg[1:0] state;
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||
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||
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|
parameter STA_OFF = 2'd0;
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||
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|
parameter STA_IDLE = 2'd1;
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||
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|
parameter STA_DATA = 2'd2;
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||
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|
reg[7:0] data;
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||
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|
reg[3:0] cnt;
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|
always @(posedge clk or negedge rst_n) begin
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||
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|
if(~rst_n) begin
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||
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|
state <= STA_OFF;
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||
|
|
end
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||
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|
else begin
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||
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|
if(tx_en == 1'b1) begin
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||
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|
case(state)
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||
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|
STA_OFF: begin
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||
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|
state <= STA_IDLE;
|
||
|
|
end
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||
|
|
STA_IDLE: begin
|
||
|
|
if(tx_start == 1'b1) begin
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||
|
|
state <= STA_DATA;
|
||
|
|
end
|
||
|
|
else begin
|
||
|
|
state <= STA_IDLE;
|
||
|
|
end
|
||
|
|
end
|
||
|
|
STA_DATA: begin
|
||
|
|
if(cnt == 4'd9) begin
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||
|
|
state <= STA_IDLE;
|
||
|
|
end
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||
|
|
else begin
|
||
|
|
state <= STA_DATA;
|
||
|
|
end
|
||
|
|
end
|
||
|
|
default state <= state;
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||
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|
endcase
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||
|
|
end
|
||
|
|
else begin
|
||
|
|
state <= STA_OFF;
|
||
|
|
end
|
||
|
|
end
|
||
|
|
end
|
||
|
|
always @(state) begin
|
||
|
|
case(state)
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||
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|
STA_OFF: data<= 8'b0;
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||
|
|
STA_DATA: begin
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||
|
|
data <= tx_data;
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||
|
|
end
|
||
|
|
default: begin
|
||
|
|
data <= data;
|
||
|
|
end
|
||
|
|
endcase
|
||
|
|
end
|
||
|
|
always @(posedge clk or negedge rst_n) begin
|
||
|
|
if(~rst_n) begin
|
||
|
|
tx_out <= 1'b1;
|
||
|
|
cnt <= 4'd0;
|
||
|
|
end
|
||
|
|
else begin
|
||
|
|
case(state)
|
||
|
|
STA_OFF: begin
|
||
|
|
tx_out <= 1'b1;
|
||
|
|
cnt <= 4'd0;
|
||
|
|
end
|
||
|
|
STA_IDLE: begin
|
||
|
|
tx_out <= 1'b1 ;
|
||
|
|
cnt <= 4'd0;
|
||
|
|
end
|
||
|
|
STA_DATA: begin
|
||
|
|
if(cnt == 4'd0)begin
|
||
|
|
tx_out <= 1'b0;
|
||
|
|
cnt <= cnt + 1'b1;
|
||
|
|
end
|
||
|
|
else if (cnt < 4'd9) begin
|
||
|
|
// 1 - 8
|
||
|
|
tx_out <= data[cnt-1'b1];
|
||
|
|
cnt <= cnt + 1'b1;
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||
|
|
end
|
||
|
|
else begin
|
||
|
|
cnt <= 4'd9;
|
||
|
|
tx_out <= 1'b1;
|
||
|
|
end
|
||
|
|
end
|
||
|
|
default: begin
|
||
|
|
tx_out <= 1'b1;
|
||
|
|
cnt <= 4'd0;
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||
|
|
end
|
||
|
|
endcase
|
||
|
|
end
|
||
|
|
end
|
||
|
|
always @(*) begin
|
||
|
|
case (state)
|
||
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|
STA_DATA: tx_busy = 1'b1;
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||
|
|
default: tx_busy = 1'b0;
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||
|
|
endcase
|
||
|
|
end
|
||
|
|
endmodule //uart_tx
|