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2024-08-04 06:24:44 +00:00
Fitter report for test
Sat Aug 03 00:24:17 2024
Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Full Version
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. I/O Assignment Warnings
6. Incremental Compilation Preservation Summary
7. Incremental Compilation Partition Settings
8. Incremental Compilation Placement Preservation
9. Pin-Out File
10. Fitter Resource Usage Summary
11. Fitter Partition Statistics
12. Input Pins
13. Output Pins
14. Dual Purpose and Dedicated Pins
15. I/O Bank Usage
16. All Package Pins
17. Fitter Resource Utilization by Entity
18. Delay Chain Summary
19. Pad To Core Delay Chain Fanout
20. Control Signals
21. Global & Other Fast Signals
22. Non-Global High Fan-Out Signals
23. Routing Usage Summary
24. LAB Logic Elements
25. LAB-wide Signals
26. LAB Signals Sourced
27. LAB Signals Sourced Out
28. LAB Distinct Inputs
29. I/O Rules Summary
30. I/O Rules Details
31. I/O Rules Matrix
32. Fitter Device Options
33. Operating Settings and Conditions
34. Estimated Delay Added for Hold Timing Summary
35. Estimated Delay Added for Hold Timing Details
36. Fitter Messages
37. Fitter Suppressed Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
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to the terms and conditions of the Altera Program License
Subscription Agreement, Altera MegaCore Function License
Agreement, or other applicable license agreement, including,
without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
Altera or its authorized distributors. Please refer to the
applicable agreement for further details.
+----------------------------------------------------------------------------------+
; Fitter Summary ;
+------------------------------------+---------------------------------------------+
; Fitter Status ; Successful - Sat Aug 03 00:24:16 2024 ;
; Quartus II 64-Bit Version ; 13.1.0 Build 162 10/23/2013 SJ Full Version ;
; Revision Name ; test ;
; Top-level Entity Name ; test_top ;
; Family ; Cyclone IV E ;
; Device ; EP4CE10F17C8 ;
; Timing Models ; Final ;
; Total logic elements ; 34 / 10,320 ( < 1 % ) ;
; Total combinational functions ; 25 / 10,320 ( < 1 % ) ;
; Dedicated logic registers ; 27 / 10,320 ( < 1 % ) ;
; Total registers ; 27 ;
; Total pins ; 10 / 180 ( 6 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 0 / 423,936 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 46 ( 0 % ) ;
; Total PLLs ; 0 / 2 ( 0 % ) ;
+------------------------------------+---------------------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Option ; Setting ; Default Value ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Device ; EP4CE10F17C8 ; ;
; Nominal Core Supply Voltage ; 1.2V ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Device I/O Standard ; 2.5 V ; ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Auto Merge PLLs ; On ; On ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Perform Clocking Topology Analysis During Routing ; Off ; Off ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Hold Timing ; All Paths ; All Paths ;
; Optimize Multi-Corner Timing ; On ; On ;
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
; SSN Optimization ; Off ; Off ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate full fit report during ECO compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; Normal ; Normal ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ;
; Allow Single-ended Buffer for Differential-XSTL Input ; Off ; Off ;
; Treat Bidirectional Pin as Output Pin ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Reserve all unused pins ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ;
; Synchronizer Identification ; Off ; Off ;
; Enable Beneficial Skew Optimization ; On ; On ;
; Optimize Design for Metastability ; On ; On ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
; Enable input tri-state on active configuration pins in user mode ; Off ; Off ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 12 ;
; Maximum allowed ; 12 ;
; ; ;
; Average used ; 1.00 ;
; Maximum used ; 12 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processors 2-12 ; < 0.1% ;
+----------------------------+-------------+
+-------------------------------------------------+
; I/O Assignment Warnings ;
+----------+--------------------------------------+
; Pin Name ; Reason ;
+----------+--------------------------------------+
; a2 ; Missing drive strength and slew rate ;
; a3 ; Missing drive strength and slew rate ;
; a4 ; Missing drive strength and slew rate ;
; a5 ; Missing drive strength and slew rate ;
; a6 ; Missing drive strength and slew rate ;
; a7 ; Missing drive strength and slew rate ;
; a8 ; Missing drive strength and slew rate ;
; a9 ; Missing drive strength and slew rate ;
+----------+--------------------------------------+
+-------------------------------------------------------------------------------------------------+
; Incremental Compilation Preservation Summary ;
+---------------------+-------------------+----------------------------+--------------------------+
; Type ; Total [A + B] ; From Design Partitions [A] ; From Rapid Recompile [B] ;
+---------------------+-------------------+----------------------------+--------------------------+
; Placement (by node) ; ; ; ;
; -- Requested ; 0.00 % ( 0 / 86 ) ; 0.00 % ( 0 / 86 ) ; 0.00 % ( 0 / 86 ) ;
; -- Achieved ; 0.00 % ( 0 / 86 ) ; 0.00 % ( 0 / 86 ) ; 0.00 % ( 0 / 86 ) ;
; ; ; ; ;
; Routing (by net) ; ; ; ;
; -- Requested ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
; -- Achieved ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
+---------------------+-------------------+----------------------------+--------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; Auto-generated ; Source File ; N/A ; Source File ; N/A ; hard_block:auto_generated_inst ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Partition Name ; Preservation Achieved ; Preservation Level Used ; Netlist Type Used ; Preservation Method ; Notes ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Top ; 0.00 % ( 0 / 76 ) ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; 0.00 % ( 0 / 10 ) ; N/A ; Source File ; N/A ; ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/FPGA/FPGA_lib/test/par/output_files/test.pin.
+---------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+-----------------------+
; Resource ; Usage ;
+---------------------------------------------+-----------------------+
; Total logic elements ; 34 / 10,320 ( < 1 % ) ;
; -- Combinational with no register ; 7 ;
; -- Register only ; 9 ;
; -- Combinational with a register ; 18 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 3 ;
; -- 3 input functions ; 1 ;
; -- <=2 input functions ; 21 ;
; -- Register only ; 9 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 10 ;
; -- arithmetic mode ; 15 ;
; ; ;
; Total registers* ; 27 / 11,172 ( < 1 % ) ;
; -- Dedicated logic registers ; 27 / 10,320 ( < 1 % ) ;
; -- I/O registers ; 0 / 852 ( 0 % ) ;
; ; ;
; Total LABs: partially or completely used ; 5 / 645 ( < 1 % ) ;
; Virtual pins ; 0 ;
; I/O pins ; 10 / 180 ( 6 % ) ;
; -- Clock pins ; 2 / 3 ( 67 % ) ;
; -- Dedicated input pins ; 0 / 9 ( 0 % ) ;
; ; ;
; Global signals ; 3 ;
; M9Ks ; 0 / 46 ( 0 % ) ;
; Total block memory bits ; 0 / 423,936 ( 0 % ) ;
; Total block memory implementation bits ; 0 / 423,936 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 46 ( 0 % ) ;
; PLLs ; 0 / 2 ( 0 % ) ;
; Global clocks ; 3 / 10 ( 30 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; CRC blocks ; 0 / 1 ( 0 % ) ;
; ASMI blocks ; 0 / 1 ( 0 % ) ;
; Impedance control blocks ; 0 / 4 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 0% / 0% / 0% ;
; Peak interconnect usage (total/H/V) ; 0% / 0% / 0% ;
; Maximum fan-out ; 27 ;
; Highest non-global fan-out ; 4 ;
; Total fan-out ; 170 ;
; Average fan-out ; 1.81 ;
+---------------------------------------------+-----------------------+
* Register count does not include registers inside RAM blocks or DSP blocks.
+-----------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics ;
+---------------------------------------------+----------------------+--------------------------------+
; Statistic ; Top ; hard_block:auto_generated_inst ;
+---------------------------------------------+----------------------+--------------------------------+
; Difficulty Clustering Region ; Low ; Low ;
; ; ; ;
; Total logic elements ; 34 / 10320 ( < 1 % ) ; 0 / 10320 ( 0 % ) ;
; -- Combinational with no register ; 7 ; 0 ;
; -- Register only ; 9 ; 0 ;
; -- Combinational with a register ; 18 ; 0 ;
; ; ; ;
; Logic element usage by number of LUT inputs ; ; ;
; -- 4 input functions ; 3 ; 0 ;
; -- 3 input functions ; 1 ; 0 ;
; -- <=2 input functions ; 21 ; 0 ;
; -- Register only ; 9 ; 0 ;
; ; ; ;
; Logic elements by mode ; ; ;
; -- normal mode ; 10 ; 0 ;
; -- arithmetic mode ; 15 ; 0 ;
; ; ; ;
; Total registers ; 27 ; 0 ;
; -- Dedicated logic registers ; 27 / 10320 ( < 1 % ) ; 0 / 10320 ( 0 % ) ;
; -- I/O registers ; 0 ; 0 ;
; ; ; ;
; Total LABs: partially or completely used ; 5 / 645 ( < 1 % ) ; 0 / 645 ( 0 % ) ;
; ; ; ;
; Virtual pins ; 0 ; 0 ;
; I/O pins ; 10 ; 0 ;
; Embedded Multiplier 9-bit elements ; 0 / 46 ( 0 % ) ; 0 / 46 ( 0 % ) ;
; Total memory bits ; 0 ; 0 ;
; Total RAM block bits ; 0 ; 0 ;
; Clock control block ; 3 / 12 ( 25 % ) ; 0 / 12 ( 0 % ) ;
; ; ; ;
; Connections ; ; ;
; -- Input Connections ; 0 ; 0 ;
; -- Registered Input Connections ; 0 ; 0 ;
; -- Output Connections ; 0 ; 0 ;
; -- Registered Output Connections ; 0 ; 0 ;
; ; ; ;
; Internal Connections ; ; ;
; -- Total Connections ; 165 ; 5 ;
; -- Registered Connections ; 47 ; 0 ;
; ; ; ;
; External Connections ; ; ;
; -- Top ; 0 ; 0 ;
; -- hard_block:auto_generated_inst ; 0 ; 0 ;
; ; ; ;
; Partition Interface ; ; ;
; -- Input Ports ; 2 ; 0 ;
; -- Output Ports ; 8 ; 0 ;
; -- Bidir Ports ; 0 ; 0 ;
; ; ; ;
; Registered Ports ; ; ;
; -- Registered Input Ports ; 0 ; 0 ;
; -- Registered Output Ports ; 0 ; 0 ;
; ; ; ;
; Port Connectivity ; ; ;
; -- Input Ports driven by GND ; 0 ; 0 ;
; -- Output Ports driven by GND ; 0 ; 0 ;
; -- Input Ports driven by VCC ; 0 ; 0 ;
; -- Output Ports driven by VCC ; 0 ; 0 ;
; -- Input Ports with no Source ; 0 ; 0 ;
; -- Output Ports with no Source ; 0 ; 0 ;
; -- Input Ports with no Fanout ; 0 ; 0 ;
; -- Output Ports with no Fanout ; 0 ; 0 ;
+---------------------------------------------+----------------------+--------------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+-------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination Control Block ; Location assigned by ;
+-------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+
; clk ; E1 ; 1 ; 0 ; 11 ; 7 ; 11 ; 0 ; yes ; no ; no ; yes ; no ; Off ; 2.5 V ; -- ; User ;
; rst_n ; M1 ; 2 ; 0 ; 11 ; 21 ; 27 ; 0 ; yes ; no ; no ; yes ; no ; Off ; 2.5 V ; -- ; User ;
+-------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Location assigned by ; Output Enable Source ; Output Enable Group ;
+------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
; a2 ; A2 ; 8 ; 5 ; 24 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; - ; - ;
; a3 ; A3 ; 8 ; 3 ; 24 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; - ; - ;
; a4 ; A4 ; 8 ; 5 ; 24 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; - ; - ;
; a5 ; A5 ; 8 ; 7 ; 24 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; - ; - ;
; a6 ; A6 ; 8 ; 9 ; 24 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; - ; - ;
; a7 ; A7 ; 8 ; 11 ; 24 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; - ; - ;
; a8 ; A8 ; 8 ; 16 ; 24 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; - ; - ;
; a9 ; A9 ; 7 ; 16 ; 24 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; - ; - ;
+------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
+-------------------------------------------------------------------------------------------------------------------------+
; Dual Purpose and Dedicated Pins ;
+----------+-----------------------------+--------------------------+-------------------------+---------------------------+
; Location ; Pin Name ; Reserved As ; User Signal Name ; Pin Type ;
+----------+-----------------------------+--------------------------+-------------------------+---------------------------+
; C1 ; DIFFIO_L1n, DATA1, ASDO ; As input tri-stated ; ~ALTERA_ASDO_DATA1~ ; Dual Purpose Pin ;
; D2 ; DIFFIO_L2p, FLASH_nCE, nCSO ; As input tri-stated ; ~ALTERA_FLASH_nCE_nCSO~ ; Dual Purpose Pin ;
; F4 ; nSTATUS ; - ; - ; Dedicated Programming Pin ;
; H1 ; DCLK ; As output driving ground ; ~ALTERA_DCLK~ ; Dual Purpose Pin ;
; H2 ; DATA0 ; As input tri-stated ; ~ALTERA_DATA0~ ; Dual Purpose Pin ;
; H5 ; nCONFIG ; - ; - ; Dedicated Programming Pin ;
; J3 ; nCE ; - ; - ; Dedicated Programming Pin ;
; H14 ; CONF_DONE ; - ; - ; Dedicated Programming Pin ;
; H13 ; MSEL0 ; - ; - ; Dedicated Programming Pin ;
; H12 ; MSEL1 ; - ; - ; Dedicated Programming Pin ;
; G12 ; MSEL2 ; - ; - ; Dedicated Programming Pin ;
; G12 ; MSEL3 ; - ; - ; Dedicated Programming Pin ;
; F16 ; DIFFIO_R3n, nCEO ; Use as programming pin ; ~ALTERA_nCEO~ ; Dual Purpose Pin ;
; A5 ; DIFFIO_T6n, DATA7 ; Use as regular IO ; a5 ; Dual Purpose Pin ;
+----------+-----------------------------+--------------------------+-------------------------+---------------------------+
+-----------------------------------------------------------+
; I/O Bank Usage ;
+----------+-----------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+-----------------+---------------+--------------+
; 1 ; 5 / 17 ( 29 % ) ; 2.5V ; -- ;
; 2 ; 1 / 19 ( 5 % ) ; 2.5V ; -- ;
; 3 ; 0 / 26 ( 0 % ) ; 2.5V ; -- ;
; 4 ; 0 / 27 ( 0 % ) ; 2.5V ; -- ;
; 5 ; 0 / 25 ( 0 % ) ; 2.5V ; -- ;
; 6 ; 1 / 14 ( 7 % ) ; 2.5V ; -- ;
; 7 ; 1 / 26 ( 4 % ) ; 2.5V ; -- ;
; 8 ; 7 / 26 ( 27 % ) ; 2.5V ; -- ;
+----------+-----------------+---------------+--------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; A1 ; ; 8 ; VCCIO8 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; A2 ; 194 ; 8 ; a2 ; output ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
; A3 ; 200 ; 8 ; a3 ; output ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
; A4 ; 196 ; 8 ; a4 ; output ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
; A5 ; 192 ; 8 ; a5 ; output ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
; A6 ; 188 ; 8 ; a6 ; output ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
; A7 ; 183 ; 8 ; a7 ; output ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
; A8 ; 177 ; 8 ; a8 ; output ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
; A9 ; 175 ; 7 ; a9 ; output ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
; A10 ; 168 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A11 ; 161 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A12 ; 159 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A13 ; 153 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A14 ; 155 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A15 ; 167 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A16 ; ; 7 ; VCCIO7 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; B1 ; 3 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; B2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B3 ; 201 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B4 ; 197 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B5 ; 195 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B6 ; 189 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B7 ; 184 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B8 ; 178 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B9 ; 176 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B10 ; 169 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B11 ; 162 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B12 ; 160 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B13 ; 154 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B14 ; 156 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B16 ; 141 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; C1 ; 5 ; 1 ; ~ALTERA_ASDO_DATA1~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 2.5 V ; ; Row I/O ; N ; no ; On ;
; C2 ; 4 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; C3 ; 202 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C4 ; ; 8 ; VCCIO8 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; C5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; C6 ; 187 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; -- ; -- ;
; C7 ; ; 8 ; VCCIO8 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; C8 ; 179 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C9 ; 172 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C10 ; ; 7 ; VCCIO7 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; C11 ; 163 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; -- ; -- ;
; C12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; C13 ; ; 7 ; VCCIO7 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; C14 ; 149 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C15 ; 147 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; C16 ; 146 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; D1 ; 8 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; D2 ; 7 ; 1 ; ~ALTERA_FLASH_nCE_nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 2.5 V ; ; Row I/O ; N ; no ; On ;
; D3 ; 203 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D4 ; 0 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; D5 ; 198 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D6 ; 199 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; D8 ; 180 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D9 ; 173 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; D11 ; 151 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D12 ; 152 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D13 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; D14 ; 150 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D15 ; 144 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; D16 ; 143 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; E1 ; 24 ; 1 ; clk ; input ; 2.5 V ; ; Row I/O ; Y ; no ; Off ;
; E2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E3 ; ; 1 ; VCCIO1 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; E4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E5 ; 1 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; E6 ; 191 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E7 ; 190 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E8 ; 181 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E9 ; 174 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E10 ; 158 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E11 ; 157 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E12 ; ; ; GNDA2 ; gnd ; ; ; -- ; ; -- ; -- ;
; E13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E14 ; ; 6 ; VCCIO6 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; E15 ; 128 ; 6 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; E16 ; 127 ; 6 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; F1 ; 12 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F2 ; 11 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F3 ; 6 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; F4 ; 9 ; 1 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;
; F5 ; 2 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F6 ; 185 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; F7 ; 186 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; F8 ; 182 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; F9 ; 165 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; F10 ; 164 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; F11 ; 166 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; F12 ; ; -- ; VCCA2 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; F13 ; 138 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F14 ; 142 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; F15 ; 140 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F16 ; 139 ; 6 ; ~ALTERA_nCEO~ / RESERVED_OUTPUT_OPEN_DRAIN ; output ; 2.5 V ; ; Row I/O ; N ; no ; Off ;
; G1 ; 14 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G2 ; 13 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G3 ; ; 1 ; VCCIO1 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; G4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G5 ; 10 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G6 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; G7 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; G8 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; G9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; G10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; G11 ; 145 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G12 ; 132 ; 6 ; ^MSEL2 ; ; ; ; -- ; ; -- ; -- ;
; G12 ; 133 ; 6 ; ^MSEL3 ; ; ; ; -- ; ; -- ; -- ;
; G13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G14 ; ; 6 ; VCCIO6 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; G15 ; 137 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G16 ; 136 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; H1 ; 15 ; 1 ; ~ALTERA_DCLK~ ; output ; 2.5 V ; ; Row I/O ; N ; no ; On ;
; H2 ; 16 ; 1 ; ~ALTERA_DATA0~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 2.5 V ; ; Row I/O ; N ; no ; On ;
; H3 ; 19 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
; H4 ; 18 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
; H5 ; 17 ; 1 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;
; H6 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; H7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; H12 ; 131 ; 6 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ;
; H13 ; 130 ; 6 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ;
; H14 ; 129 ; 6 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;
; H15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J1 ; 28 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; J2 ; 27 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; J3 ; 22 ; 1 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;
; J4 ; 21 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
; J5 ; 20 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
; J6 ; 29 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; J7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J11 ; 117 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; J12 ; 123 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; J13 ; 124 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; J14 ; 122 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; J15 ; 121 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; J16 ; 120 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K1 ; 33 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K2 ; 32 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K3 ; ; 2 ; VCCIO2 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; K4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; K5 ; 39 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K6 ; 30 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K7 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; K8 ; 60 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; K9 ; 76 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; K10 ; 87 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; K11 ; 110 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K12 ; 105 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; K14 ; ; 5 ; VCCIO5 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; K15 ; 119 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K16 ; 118 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L1 ; 35 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L2 ; 34 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L3 ; 36 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; L4 ; 40 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L5 ; ; -- ; VCCA1 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; L6 ; 31 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L7 ; 65 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; L8 ; 68 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; L9 ; 77 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; L10 ; 88 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; L11 ; 99 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; L12 ; 104 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L13 ; 114 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L14 ; 113 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; L15 ; 116 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L16 ; 115 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; M1 ; 26 ; 2 ; rst_n ; input ; 2.5 V ; ; Row I/O ; Y ; no ; Off ;
; M2 ; 25 ; 2 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; M3 ; ; 2 ; VCCIO2 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; M4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; M5 ; ; ; GNDA1 ; gnd ; ; ; -- ; ; -- ; -- ;
; M6 ; 57 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M7 ; 59 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M8 ; 69 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M9 ; 78 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M10 ; 93 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M11 ; 100 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M12 ; 103 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; M13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; M14 ; ; 5 ; VCCIO5 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; M15 ; 126 ; 5 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; M16 ; 125 ; 5 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; N1 ; 38 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; N2 ; 37 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; N3 ; 45 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; N4 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; N5 ; 55 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; N6 ; 56 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; N7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; N8 ; 70 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; N9 ; 79 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; N10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; N11 ; 94 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; N12 ; 101 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; N13 ; 102 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; N14 ; 106 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; N15 ; 112 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; N16 ; 111 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; P1 ; 44 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; P2 ; 43 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; P3 ; 46 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; P4 ; ; 3 ; VCCIO3 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; P5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; P6 ; 58 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; -- ; -- ;
; P7 ; ; 3 ; VCCIO3 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; P8 ; 71 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; P9 ; 89 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; P10 ; ; 4 ; VCCIO4 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; P11 ; 90 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; -- ; -- ;
; P12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; P13 ; ; 4 ; VCCIO4 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; P14 ; 98 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; P15 ; 107 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; P16 ; 108 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; R1 ; 42 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; R2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; R3 ; 47 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R4 ; 53 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R5 ; 61 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R6 ; 63 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R7 ; 66 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R8 ; 72 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R9 ; 74 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R10 ; 80 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R11 ; 83 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R12 ; 85 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R13 ; 91 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R14 ; 97 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; R16 ; 109 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; T1 ; ; 3 ; VCCIO3 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; T2 ; 52 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T3 ; 48 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T4 ; 54 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T5 ; 62 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T6 ; 64 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T7 ; 67 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T8 ; 73 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T9 ; 75 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T10 ; 81 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T11 ; 84 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T12 ; 86 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T13 ; 92 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T14 ; 95 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T15 ; 96 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T16 ; ; 4 ; VCCIO4 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+--------------------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M9Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+--------------------------------+--------------+
; |test_top ; 34 (16) ; 27 (16) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 10 ; 0 ; 7 (0) ; 9 (8) ; 18 (8) ; |test_top ; work ;
; |div_clk:div_clk_inst| ; 18 (18) ; 11 (11) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 1 (1) ; 10 (10) ; |test_top|div_clk:div_clk_inst ; work ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+--------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+---------------------------------------------------------------------------------------+
; Delay Chain Summary ;
+-------+----------+---------------+---------------+-----------------------+-----+------+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; TCOE ;
+-------+----------+---------------+---------------+-----------------------+-----+------+
; a2 ; Output ; -- ; -- ; -- ; -- ; -- ;
; a3 ; Output ; -- ; -- ; -- ; -- ; -- ;
; a4 ; Output ; -- ; -- ; -- ; -- ; -- ;
; a5 ; Output ; -- ; -- ; -- ; -- ; -- ;
; a6 ; Output ; -- ; -- ; -- ; -- ; -- ;
; a7 ; Output ; -- ; -- ; -- ; -- ; -- ;
; a8 ; Output ; -- ; -- ; -- ; -- ; -- ;
; a9 ; Output ; -- ; -- ; -- ; -- ; -- ;
; rst_n ; Input ; (0) 0 ps ; -- ; -- ; -- ; -- ;
; clk ; Input ; (0) 0 ps ; -- ; -- ; -- ; -- ;
+-------+----------+---------------+---------------+-----------------------+-----+------+
+---------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; rst_n ; ; ;
; clk ; ; ;
+---------------------+-------------------+---------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+------------------------------+----------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------------------------------+----------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; clk ; PIN_E1 ; 11 ; Clock ; yes ; Global Clock ; GCLK2 ; -- ;
; div_clk:div_clk_inst|clk_div ; FF_X33_Y12_N17 ; 16 ; Clock ; yes ; Global Clock ; GCLK5 ; -- ;
; rst_n ; PIN_M1 ; 27 ; Async. clear ; yes ; Global Clock ; GCLK0 ; -- ;
+------------------------------+----------------+---------+--------------+--------+----------------------+------------------+---------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+------------------------------+----------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Fan-Out Using Intentional Clock Skew ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------------------------------+----------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; clk ; PIN_E1 ; 11 ; 0 ; Global Clock ; GCLK2 ; -- ;
; div_clk:div_clk_inst|clk_div ; FF_X33_Y12_N17 ; 16 ; 0 ; Global Clock ; GCLK5 ; -- ;
; rst_n ; PIN_M1 ; 27 ; 0 ; Global Clock ; GCLK0 ; -- ;
+------------------------------+----------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
+------------------------------------------+
; Non-Global High Fan-Out Signals ;
+--------------------------------+---------+
; Name ; Fan-Out ;
+--------------------------------+---------+
; div_clk:div_clk_inst|Equal0~2 ; 4 ;
; data[0] ; 3 ;
; div_clk:div_clk_inst|count[1] ; 2 ;
; div_clk:div_clk_inst|count[0] ; 2 ;
; div_clk:div_clk_inst|count[2] ; 2 ;
; div_clk:div_clk_inst|count[3] ; 2 ;
; div_clk:div_clk_inst|count[4] ; 2 ;
; div_clk:div_clk_inst|count[5] ; 2 ;
; div_clk:div_clk_inst|count[6] ; 2 ;
; div_clk:div_clk_inst|count[7] ; 2 ;
; div_clk:div_clk_inst|count[8] ; 2 ;
; div_clk:div_clk_inst|count[9] ; 2 ;
; data[7] ; 2 ;
; data[6] ; 2 ;
; data[5] ; 2 ;
; data[4] ; 2 ;
; data[3] ; 2 ;
; data[2] ; 2 ;
; data[1] ; 2 ;
; data[0]~21 ; 1 ;
; div_clk:div_clk_inst|count~2 ; 1 ;
; div_clk:div_clk_inst|count~1 ; 1 ;
; div_clk:div_clk_inst|count~0 ; 1 ;
; div_clk:div_clk_inst|clk_div~0 ; 1 ;
; div_clk:div_clk_inst|Equal0~1 ; 1 ;
; div_clk:div_clk_inst|Equal0~0 ; 1 ;
; div_clk:div_clk_inst|clk_div ; 1 ;
; a9~reg0 ; 1 ;
; a8~reg0 ; 1 ;
; a7~reg0 ; 1 ;
; a6~reg0 ; 1 ;
; a5~reg0 ; 1 ;
; a4~reg0 ; 1 ;
; a3~reg0 ; 1 ;
; a2~reg0 ; 1 ;
; div_clk:div_clk_inst|Add0~18 ; 1 ;
; div_clk:div_clk_inst|Add0~17 ; 1 ;
; div_clk:div_clk_inst|Add0~16 ; 1 ;
; div_clk:div_clk_inst|Add0~15 ; 1 ;
; div_clk:div_clk_inst|Add0~14 ; 1 ;
; div_clk:div_clk_inst|Add0~13 ; 1 ;
; div_clk:div_clk_inst|Add0~12 ; 1 ;
; div_clk:div_clk_inst|Add0~11 ; 1 ;
; div_clk:div_clk_inst|Add0~10 ; 1 ;
; div_clk:div_clk_inst|Add0~9 ; 1 ;
; div_clk:div_clk_inst|Add0~8 ; 1 ;
; div_clk:div_clk_inst|Add0~7 ; 1 ;
; div_clk:div_clk_inst|Add0~6 ; 1 ;
; div_clk:div_clk_inst|Add0~5 ; 1 ;
; div_clk:div_clk_inst|Add0~4 ; 1 ;
; div_clk:div_clk_inst|Add0~3 ; 1 ;
; div_clk:div_clk_inst|Add0~2 ; 1 ;
; div_clk:div_clk_inst|Add0~1 ; 1 ;
; div_clk:div_clk_inst|Add0~0 ; 1 ;
; data[7]~19 ; 1 ;
; data[6]~18 ; 1 ;
; data[6]~17 ; 1 ;
; data[5]~16 ; 1 ;
; data[5]~15 ; 1 ;
; data[4]~14 ; 1 ;
; data[4]~13 ; 1 ;
; data[3]~12 ; 1 ;
; data[3]~11 ; 1 ;
; data[2]~10 ; 1 ;
; data[2]~9 ; 1 ;
; data[1]~8 ; 1 ;
; data[1]~7 ; 1 ;
+--------------------------------+---------+
+-----------------------------------------------+
; Routing Usage Summary ;
+-----------------------+-----------------------+
; Routing Resource Type ; Usage ;
+-----------------------+-----------------------+
; Block interconnects ; 18 / 32,401 ( < 1 % ) ;
; C16 interconnects ; 0 / 1,326 ( 0 % ) ;
; C4 interconnects ; 11 / 21,816 ( < 1 % ) ;
; Direct links ; 9 / 32,401 ( < 1 % ) ;
; Global clocks ; 3 / 10 ( 30 % ) ;
; Local interconnects ; 24 / 10,320 ( < 1 % ) ;
; R24 interconnects ; 0 / 1,289 ( 0 % ) ;
; R4 interconnects ; 11 / 28,186 ( < 1 % ) ;
+-----------------------+-----------------------+
+--------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements (Average = 6.80) ; Number of LABs (Total = 5) ;
+--------------------------------------------+-----------------------------+
; 1 ; 1 ;
; 2 ; 2 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 1 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 1 ;
+--------------------------------------------+-----------------------------+
+------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+-----------------------------+
; LAB-wide Signals (Average = 2.00) ; Number of LABs (Total = 5) ;
+------------------------------------+-----------------------------+
; 1 Async. clear ; 5 ;
; 1 Clock ; 5 ;
+------------------------------------+-----------------------------+
+----------------------------------------------------------------------------+
; LAB Signals Sourced ;
+----------------------------------------------+-----------------------------+
; Number of Signals Sourced (Average = 12.20) ; Number of LABs (Total = 5) ;
+----------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 1 ;
; 3 ; 1 ;
; 4 ; 1 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 0 ;
; 17 ; 0 ;
; 18 ; 0 ;
; 19 ; 0 ;
; 20 ; 0 ;
; 21 ; 0 ;
; 22 ; 0 ;
; 23 ; 0 ;
; 24 ; 0 ;
; 25 ; 0 ;
; 26 ; 2 ;
+----------------------------------------------+-----------------------------+
+-------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+-----------------------------+
; Number of Signals Sourced Out (Average = 2.60) ; Number of LABs (Total = 5) ;
+-------------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 3 ;
; 2 ; 1 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 1 ;
+-------------------------------------------------+-----------------------------+
+---------------------------------------------------------------------------+
; LAB Distinct Inputs ;
+---------------------------------------------+-----------------------------+
; Number of Distinct Inputs (Average = 2.80) ; Number of LABs (Total = 5) ;
+---------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 2 ;
; 3 ; 2 ;
; 4 ; 1 ;
+---------------------------------------------+-----------------------------+
+------------------------------------------+
; I/O Rules Summary ;
+----------------------------------+-------+
; I/O Rules Statistic ; Total ;
+----------------------------------+-------+
; Total I/O Rules ; 30 ;
; Number of I/O Rules Passed ; 12 ;
; Number of I/O Rules Failed ; 0 ;
; Number of I/O Rules Unchecked ; 0 ;
; Number of I/O Rules Inapplicable ; 18 ;
+----------------------------------+-------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; I/O Rules Details ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+
; Status ; ID ; Category ; Rule Description ; Severity ; Information ; Area ; Extra Information ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+
; Pass ; IO_000001 ; Capacity Checks ; Number of pins in an I/O bank should not exceed the number of locations available. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000002 ; Capacity Checks ; Number of clocks in an I/O bank should not exceed the number of clocks available. ; Critical ; No Global Signal assignments found. ; I/O ; ;
; Pass ; IO_000003 ; Capacity Checks ; Number of pins in a Vrefgroup should not exceed the number of locations available. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000004 ; Voltage Compatibility Checks ; The I/O bank should support the requested VCCIO. ; Critical ; No IOBANK_VCCIO assignments found. ; I/O ; ;
; Inapplicable ; IO_000005 ; Voltage Compatibility Checks ; The I/O bank should not have competing VREF values. ; Critical ; No VREF I/O Standard assignments found. ; I/O ; ;
; Pass ; IO_000006 ; Voltage Compatibility Checks ; The I/O bank should not have competing VCCIO values. ; Critical ; 0 such failures found. ; I/O ; ;
; Pass ; IO_000007 ; Valid Location Checks ; Checks for unavailable locations. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000008 ; Valid Location Checks ; Checks for reserved locations. ; Critical ; No reserved LogicLock region found. ; I/O ; ;
; Pass ; IO_000009 ; I/O Properties Checks for One I/O ; The location should support the requested I/O standard. ; Critical ; 0 such failures found. ; I/O ; ;
; Pass ; IO_000010 ; I/O Properties Checks for One I/O ; The location should support the requested I/O direction. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000011 ; I/O Properties Checks for One I/O ; The location should support the requested Current Strength. ; Critical ; No Current Strength assignments found. ; I/O ; ;
; Pass ; IO_000012 ; I/O Properties Checks for One I/O ; The location should support the requested On Chip Termination value. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000013 ; I/O Properties Checks for One I/O ; The location should support the requested Bus Hold value. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; I/O ; ;
; Inapplicable ; IO_000014 ; I/O Properties Checks for One I/O ; The location should support the requested Weak Pull Up value. ; Critical ; No Weak Pull-Up Resistor assignments found. ; I/O ; ;
; Pass ; IO_000015 ; I/O Properties Checks for One I/O ; The location should support the requested PCI Clamp Diode. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000018 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Current Strength. ; Critical ; No Current Strength assignments found. ; I/O ; ;
; Pass ; IO_000019 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested On Chip Termination value. ; Critical ; 0 such failures found. ; I/O ; ;
; Pass ; IO_000020 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested PCI Clamp Diode. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000021 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Weak Pull Up value. ; Critical ; No Weak Pull-Up Resistor assignments found. ; I/O ; ;
; Inapplicable ; IO_000022 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Bus Hold value. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; I/O ; ;
; Inapplicable ; IO_000023 ; I/O Properties Checks for One I/O ; The I/O standard should support the Open Drain value. ; Critical ; No open drain assignments found. ; I/O ; ;
; Pass ; IO_000024 ; I/O Properties Checks for One I/O ; The I/O direction should support the On Chip Termination value. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000026 ; I/O Properties Checks for One I/O ; On Chip Termination and Current Strength should not be used at the same time. ; Critical ; No Current Strength assignments found. ; I/O ; ;
; Inapplicable ; IO_000027 ; I/O Properties Checks for One I/O ; Weak Pull Up and Bus Hold should not be used at the same time. ; Critical ; No Enable Bus-Hold Circuitry or Weak Pull-Up Resistor assignments found. ; I/O ; ;
; Inapplicable ; IO_000045 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; I/O ; ;
; Inapplicable ; IO_000046 ; I/O Properties Checks for One I/O ; The location should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; I/O ; ;
; Inapplicable ; IO_000047 ; I/O Properties Checks for One I/O ; On Chip Termination and Slew Rate should not be used at the same time. ; Critical ; No Slew Rate assignments found. ; I/O ; ;
; Pass ; IO_000033 ; Electromigration Checks ; Current density for consecutive I/Os should not exceed 240mA for row I/Os and 240mA for column I/Os. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000034 ; SI Related Distance Checks ; Single-ended outputs should be 5 LAB row(s) away from a differential I/O. ; High ; No Differential I/O Standard assignments found. ; I/O ; ;
; Inapplicable ; IO_000042 ; SI Related SSO Limit Checks ; No more than 20 outputs are allowed in a VREF group when VREF is being read from. ; High ; No VREF I/O Standard assignments found. ; I/O ; ;
; ---- ; ---- ; Disclaimer ; OCT rules are checked but not reported. ; None ; ---- ; On Chip Termination ; ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; I/O Rules Matrix ;
+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
; Pin/Rules ; IO_000001 ; IO_000002 ; IO_000003 ; IO_000004 ; IO_000005 ; IO_000006 ; IO_000007 ; IO_000008 ; IO_000009 ; IO_000010 ; IO_000011 ; IO_000012 ; IO_000013 ; IO_000014 ; IO_000015 ; IO_000018 ; IO_000019 ; IO_000020 ; IO_000021 ; IO_000022 ; IO_000023 ; IO_000024 ; IO_000026 ; IO_000027 ; IO_000045 ; IO_000046 ; IO_000047 ; IO_000033 ; IO_000034 ; IO_000042 ;
+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
; Total Pass ; 10 ; 0 ; 10 ; 0 ; 0 ; 10 ; 10 ; 0 ; 10 ; 10 ; 0 ; 8 ; 0 ; 0 ; 2 ; 0 ; 8 ; 2 ; 0 ; 0 ; 0 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 10 ; 0 ; 0 ;
; Total Unchecked ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; Total Inapplicable ; 0 ; 10 ; 0 ; 10 ; 10 ; 0 ; 0 ; 10 ; 0 ; 0 ; 10 ; 2 ; 10 ; 10 ; 8 ; 10 ; 2 ; 8 ; 10 ; 10 ; 10 ; 2 ; 10 ; 10 ; 10 ; 10 ; 10 ; 0 ; 10 ; 10 ;
; Total Fail ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; a2 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; a3 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; a4 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; a5 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; a6 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; a7 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; a8 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; a9 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; rst_n ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; clk ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
+---------------------------------------------------------------------------------------------+
; Fitter Device Options ;
+------------------------------------------------------------------+--------------------------+
; Option ; Setting ;
+------------------------------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Active Serial ;
; Error detection CRC ; Off ;
; Enable open drain on CRC_ERROR pin ; Off ;
; Enable input tri-state on active configuration pins in user mode ; Off ;
; Configuration Voltage Level ; Auto ;
; Force Configuration Voltage Level ; Off ;
; nCEO ; As output driving ground ;
; Data[0] ; As input tri-stated ;
; Data[1]/ASDO ; As input tri-stated ;
; Data[7..2] ; Unreserved ;
; FLASH_nCE/nCSO ; As input tri-stated ;
; Other Active Parallel pins ; Unreserved ;
; DCLK ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+------------------------------------------------------------------+--------------------------+
+------------------------------------+
; Operating Settings and Conditions ;
+---------------------------+--------+
; Setting ; Value ;
+---------------------------+--------+
; Nominal Core Voltage ; 1.20 V ;
; Low Junction Temperature ; 0 <20>C ;
; High Junction Temperature ; 85 <20>C ;
+---------------------------+--------+
+------------------------------------------------------------+
; Estimated Delay Added for Hold Timing Summary ;
+-----------------+----------------------+-------------------+
; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
+-----------------+----------------------+-------------------+
; clk ; clk ; 2.1 ;
+-----------------+----------------------+-------------------+
Note: For more information on problematic transfers, consider running the Fitter again with the Optimize hold timing option (Settings Menu) turned off.
This will disable optimization of problematic paths and expose them for further analysis using the TimeQuest Timing Analyzer.
+----------------------------------------------------------------------------------+
; Estimated Delay Added for Hold Timing Details ;
+-------------------------------+------------------------------+-------------------+
; Source Register ; Destination Register ; Delay Added in ns ;
+-------------------------------+------------------------------+-------------------+
; div_clk:div_clk_inst|clk_div ; div_clk:div_clk_inst|clk_div ; 2.132 ;
; div_clk:div_clk_inst|count[9] ; div_clk:div_clk_inst|clk_div ; 0.051 ;
; div_clk:div_clk_inst|count[8] ; div_clk:div_clk_inst|clk_div ; 0.051 ;
; div_clk:div_clk_inst|count[7] ; div_clk:div_clk_inst|clk_div ; 0.051 ;
; div_clk:div_clk_inst|count[6] ; div_clk:div_clk_inst|clk_div ; 0.051 ;
; div_clk:div_clk_inst|count[5] ; div_clk:div_clk_inst|clk_div ; 0.051 ;
; div_clk:div_clk_inst|count[4] ; div_clk:div_clk_inst|clk_div ; 0.051 ;
; div_clk:div_clk_inst|count[3] ; div_clk:div_clk_inst|clk_div ; 0.051 ;
; div_clk:div_clk_inst|count[2] ; div_clk:div_clk_inst|clk_div ; 0.051 ;
; div_clk:div_clk_inst|count[0] ; div_clk:div_clk_inst|clk_div ; 0.051 ;
; div_clk:div_clk_inst|count[1] ; div_clk:div_clk_inst|clk_div ; 0.051 ;
+-------------------------------+------------------------------+-------------------+
Note: This table only shows the top 11 path(s) that have the largest delay added for hold.
+-----------------+
; Fitter Messages ;
+-----------------+
Info (20030): Parallel compilation is enabled and will use 12 of the 12 processors detected
Info (119006): Selected device EP4CE10F17C8 for design "test"
Info (21077): Core supply voltage is 1.2V
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (171003): Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Info (176444): Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
Info (176445): Device EP4CE6F17C8 is compatible
Info (176445): Device EP4CE15F17C8 is compatible
Info (176445): Device EP4CE22F17C8 is compatible
Info (169124): Fitter converted 5 user pins into dedicated programming pins
Info (169125): Pin ~ALTERA_ASDO_DATA1~ is reserved at location C1
Info (169125): Pin ~ALTERA_FLASH_nCE_nCSO~ is reserved at location D2
Info (169125): Pin ~ALTERA_DCLK~ is reserved at location H1
Info (169125): Pin ~ALTERA_DATA0~ is reserved at location H2
Info (169125): Pin ~ALTERA_nCEO~ is reserved at location F16
Warning (15714): Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details
Critical Warning (332012): Synopsys Design Constraints File file not found: 'test.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info (332144): No user constrained base clocks found in the design
Info (332143): No user constrained clock uncertainty found in the design. Calling "derive_clock_uncertainty"
Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in TimeQuest to see clock uncertainties.
Info (332130): Timing requirements not specified -- quality metrics such as performance may be sacrificed to reduce compilation time.
Info (176353): Automatically promoted node clk~input (placed in PIN E1 (CLK1, DIFFCLK_0n))
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G2
Info (176353): Automatically promoted node div_clk:div_clk_inst|clk_div
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock
Info (176356): Following destination nodes may be non-global or may not use global or regional clocks
Info (176357): Destination node div_clk:div_clk_inst|clk_div~0
Info (176353): Automatically promoted node rst_n~input (placed in PIN M1 (CLK3, DIFFCLK_1n))
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G0
Info (176233): Starting register packing
Info (176235): Finished register packing
Extra Info (176219): No registers were packed into other blocks
Info (171121): Fitter preparation operations ending: elapsed time is 00:00:01
Info (170189): Fitter placement preparation operations beginning
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:00
Info (170191): Fitter placement operations beginning
Info (170137): Fitter placement was successful
Info (170192): Fitter placement operations ending: elapsed time is 00:00:00
Info (170193): Fitter routing operations beginning
Info (170195): Router estimated average interconnect usage is 0% of the available device resources
Info (170196): Router estimated peak interconnect usage is 0% of the available device resources in the region that extends from location X0_Y12 to location X10_Y24
Info (170194): Fitter routing operations ending: elapsed time is 00:00:00
Info (170199): The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
Info (170201): Optimizations that may affect the design's routability were skipped
Info (11888): Total time spent on timing analysis during the Fitter is 0.25 seconds.
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:00
Info (144001): Generated suppressed messages file E:/FPGA/FPGA_lib/test/par/output_files/test.fit.smsg
Info: Quartus II 64-Bit Fitter was successful. 0 errors, 2 warnings
Info: Peak virtual memory: 5874 megabytes
Info: Processing ended: Sat Aug 03 00:24:17 2024
Info: Elapsed time: 00:00:05
Info: Total CPU time (on all processors): 00:00:06
+----------------------------+
; Fitter Suppressed Messages ;
+----------------------------+
The suppressed messages can be found in E:/FPGA/FPGA_lib/test/par/output_files/test.fit.smsg.